Vivado 2019.2でUVMを 使った話 2019/11/09 @TETHYS_SEESAA 

Vivado SimulatorがUVM1.2をサポート https://japan.xilinx.com/products/design-tools/vivado/vivado-whats-new.html SystemVerilogのclassやrand変数、covergroupがが使用可能？ ◦ ModelSim Intel Edision(Free)ではrandomizeやcoverageは使用不可 ◦ 試してみることにしました。 

UVMとは Universal Verification Methodologyの略 SystemVerilogで記述されたRTL検証フレームワーク 最近は日本語の情報も充実しています ◦ http://www.artgraphics.co.jp/downloads.html ◦ https://qiita.com/triggerfish 

デザイン、 テストベンチ 使用したデザイン、テストベンチ ◦ Design and Verification of APB Protocol ◦ Implement an APB Verification environment in UVM based System Verilog ◦ https://www.edaplayground.com/x/2QzY ◦ EDA playgroundより拝借 ◦ $psprintfタスクは$sformatfタスクに変換 以下、一部紹介 

デザイン APB Slaveモジュール ◦ Interfaceを定義して、モジュールのI/Fに使用 

テストベンチ UVMライブラリの呼び出し UVMで定義したクラスのinclude 

デザインとテ ストベンチの 関係 https://www.chipverify.com/u vm/uvm-subscriber より引用 

apb_base_test クラス UVM_TESTクラスを継承 

apb_transaction クラス typedefの使用 制約付きランダム変数の定義と設 定 

apb_subscriberク ラス covergroupの設定 

ModelSim Intel FPGA Edition(10.6d/19.2) で実行しようとする と... ライセンスエラーで使用不可 # ** Error: (vsim-1) Unable to checkout verification license - testbench generation feature (randomize, randcase, randsequence, covergroup) is only supported with QuestaSim. # Time: 0 ps Iteration: 0 Instance: /test File: ../dv/testbench.sv # Error loading design Error loading design # End time: 17:34:36 on Nov 07,2019, Elapsed time: 0:00:00 # Errors: 2, Warnings: 0 

Vivado Simulator 2019.2でシミュレー ション 

Vivado プロジェ クトの設定 Add Sourcesでデザインファイルを 指定 

シミュレーションの設定 set_property -name {xsim.compile.xvlog.more_options} -value {-L uvm} -objects [get_filesets sim_1] set_property -name {xsim.elaborate.xelab.more_options} - value {-L uvm} -objects [get_filesets sim_1] 

sim_1用ソース ファイル(テストベ ンチ)追加 testbench.svを追加するのみ 

Sourceウィンドウ UVMを使用したクラスファイル群は「Verilog Header」として表 示される。 

シミュレーショ ン実行 

UVM形式のサマリー出力 

ランダムなアドレス/データ のリードライトを確認 

まとめ Windowsで、無料版で、 UVMを使用したシミュ レーションができる！ •random, coverage等 本格的に使いこせる のか？ •+UVM_TESTNAME •coverage管理等 

コード https://github.com/hiiaka/uvm_example