Vivado2019.2でUVMを使った話

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1. Vivado 2019.2でUVMを 使った話 2019/11/09 @TETHYS_SEESAA
2. Vivado SimulatorがUVM1.2をサポート https://japan.xilinx.com/products/design-tools/vivado/vivado-whats-new.html SystemVerilogのclassやrand変数、covergroupがが使用可能？ ◦ ModelSim Intel Edision(Free)ではrandomizeやcoverageは使用不可 ◦ 試してみることにしました。
3. UVMとは Universal Verification Methodologyの略 SystemVerilogで記述されたRTL検証フレームワーク 最近は日本語の情報も充実しています ◦ http://www.artgraphics.co.jp/downloads.html ◦ https://qiita.com/triggerfish
4. デザイン、 テストベンチ 使用したデザイン、テストベンチ ◦ Design and Verification of APB Protocol ◦ Implement an APB Verification environment in UVM based System Verilog ◦ https://www.edaplayground.com/x/2QzY ◦ EDA playgroundより拝借 ◦ $psprintfタスクは$sformatfタスクに変換 以下、一部紹介
5. デザイン APB Slaveモジュール ◦ Interfaceを定義して、モジュールのI/Fに使用
6. テストベンチ UVMライブラリの呼び出し UVMで定義したクラスのinclude
7. デザインとテ ストベンチの 関係 https://www.chipverify.com/u vm/uvm-subscriber より引用
8. apb_base_test クラス UVM_TESTクラスを継承
9. apb_transaction クラス typedefの使用 制約付きランダム変数の定義と設 定
10. apb_subscriberク ラス covergroupの設定
11. ModelSim Intel FPGA Edition(10.6d/19.2) で実行しようとする と... ライセンスエラーで使用不可 # ** Error: (vsim-1) Unable to checkout verification license - testbench generation feature (randomize, randcase, randsequence, covergroup) is only supported with QuestaSim. # Time: 0 ps Iteration: 0 Instance: /test File: ../dv/testbench.sv # Error loading design Error loading design # End time: 17:34:36 on Nov 07,2019, Elapsed time: 0:00:00 # Errors: 2, Warnings: 0
12. Vivado Simulator 2019.2でシミュレー ション
13. Vivado プロジェ クトの設定 Add Sourcesでデザインファイルを 指定
14. シミュレーションの設定 set_property -name {xsim.compile.xvlog.more_options} -value {-L uvm} -objects [get_filesets sim_1] set_property -name {xsim.elaborate.xelab.more_options} - value {-L uvm} -objects [get_filesets sim_1]
15. sim_1用ソース ファイル(テストベ ンチ)追加 testbench.svを追加するのみ
16. Sourceウィンドウ UVMを使用したクラスファイル群は「Verilog Header」として表 示される。
17. シミュレーショ ン実行
18. UVM形式のサマリー出力
19. ランダムなアドレス/データ のリードライトを確認
20. まとめ Windowsで、無料版で、 UVMを使用したシミュ レーションができる！ •random, coverage等 本格的に使いこせる のか？ •+UVM_TESTNAME •coverage管理等
21. コード https://github.com/hiiaka/uvm_example