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FPGAX15_登壇資料_TAI_Nakahara Hiroki

FPGAX15_登壇資料_TAI_Nakahara Hiroki

2026年8月6日に開催された「FPGAX#15 AIで変わるFPGA!1bit LLMから実機チップデモまで」での発表資料です。

発表タイトル:「TAIのAI半導体チップ戦略とテストチップを作った話」

発表者:Nakahara Hiroki(Tokyo Artisan Intelligence)

イベント概要: https://fpgax.connpass.com/event/399854/

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Tokyo Artisan Intelligence

August 18, 2026

Transcript

  1. 自己紹介 中原 啓貴|Hiroki Nakahara 東北大学 教授 2007 • AIの軽量化、特に低ビット・スパー ス化専用ハードウェアが専門

    • 国際会議・国内学会で12年連続受賞 • AI のFPGA実装に 関して日本 人唯一 トップ国際会議に6年連続発表 Tokyo Artisan Intelligence株式会社 CEO/Founder 九州工業大学 博士後期課程 早期修了、博士(情報工学)取得。同年、九 州工業大学 産学官連携研究員 2011 鹿児島大学 助教 2014 愛媛大学 講師 2016 東京工業大学 准教授 2020~ Tokyo Artisan Intelligenceを起業, CEO(兼任) 2023~ 東北大学 未踏スケールデータアナリティクスセンター 教授 その他 2012 年 オックスフォード大, 2019 年インペリアルカレッジ大ロンド ン校に研究員として滞在 © Tokyo Artisan Intelligence 1
  2. FPGAエクストリームコンピューティング第7回で登壇 中原 啓貴|Hiroki Nakahara 東北大学 教授 2007 • AIの軽量化、特に低ビット・スパー ス化専用ハードウェアが専門

    • 国際会議・国内学会で12年連続受賞 • AI のFPGA実装に 関して日本 人唯一 トップ国際会議に6年連続発表 Tokyo Artisan Intelligence株式会社 CEO/Founder 九州工業大学 博士後期課程 早期修了、博士(情報工学)取得。同年、九 州工業大学 産学官連携研究員 2011 鹿児島大学 助教 2014 愛媛大学 講師 2016 東京工業大学 准教授 2020~ Tokyo Artisan Intelligenceを起業, CEO(兼任) 2023~ 東北大学 未踏スケールデータアナリティクスセンター 教授 その他 2012 年 オックスフォード大, 2019 年インペリアルカレッジ大ロンド ン校に研究員として滞在 © Tokyo Artisan Intelligence 2
  3. TAI社のAI専用コンピュータ:SEASIDE 「SEASIDE」は、カメラやセンサーに取り付けてAI化できるコンピュータ SEASIDEの特徴 •低消費電力・低コスト エッジAIに特化し た低消費電 力のFPGA(書き換え 可能なLS I)搭載 •コンパクト

    小型であるた め設置環境に 制約のある現 場でも安定し て運用可能 •カスタマイズ カメラや センサーに取 り付け、現場に応 じたAI実行環境 を構築 •産業向けAIコンピュータ 産業用途(インフラ・製造業)で採用実 績あり → 鉄道車両搭載規格(JIS E4031)試験合格 書き換え可能 FPGAチップ © Tokyo Artisan Intelligence 4
  4. TAI社が取り組んできたAI半導体チップ開発までの取り組み 顧客の要望に対応するため、徐々にTAI社製の独自開発品へとシフト 製品名 SEASIDE-R6 SEASIDE-R7 SEASIDE-R9 (仮) AIプロセッサ AMD社製 DPU

    TAI社製 AI Processor TAI社製 AI Processor デバイス (AI半導体) AMD社製 Kria -SoM FPGAチップ Efinix社製 Titanium FPGAチップ TAI社製 Manta Ray Reconfigurable AIチップ コンピュータ基板 AMD社製 Kria -SoMボード TAI社製 独自開発ボード TAI社製 独自開発ボード 外観 TAI社製 独自開発ボックス TAI社製 独自開発ボックス (完全金属製) TAI社製 独自開発ボックス (完全金属製) • R5の課題を改良した高信頼性 • AIプロセッサとI/O回路を独自 開発 • 鉄道試験をクリアし、鉄道車両 搭載に対応 • 特徴 • TAI社初の産業AI向けコン ピュータボックス • 鉄道現場で培った高耐久設計 • 既存部品を活用し、ボックス設 計とソフト開発を実施 AMDはAdvanced Micro Devices, Inc.の商標(または登録商標)です。 KriaはXilinx, Inc.の商標(または登録商標)です。 EfinixおよびTitaniumはEfinix, Inc.の商標(または登録商標)です。 © Tokyo Artisan Intelligence • • 多数のAI搭載と低消費電力化 を両立 AI半導体チップを共同設計・ 製造予定 カメラ・センサ直結で低レイ テンシ処理を実現。 5
  5. FPGAチップを採用することによる低遅延化 AI処理の前後も専用ハードウェア化し、低遅延化を達成 CPUの処理が ボトルネック CPU 前処理 直接処理できる (通信時間短縮) 後処理 前

    処 理 AI CPUとGPU/ASIC の通信がボトルネック AIに応じて前処理・後処理 専用回路を作れる (全体最適化) GPU/ASIC 前処理 AI 後処理 CPU GPU /ASIC CPU 短縮 後 処 理 A I FPGA 前処理 AI 後処理 FPGA FPGA FPGA 短縮 通信時間 短縮 通信時間 © Tokyo Artisan Intelligence 7
  6. AIに求められる新たな課題 | 低消費電力&高度なAI機能 (ローカル生成AI) Before After 従来のSEASIDEプラットフォーム HOT 量産と社会実装を実現し、 一定の成果を収めている。

    現場のハードな要望に より消費電力増加が課 題になりつつある。 SEASIDE-R6 今後展開するSEASIDEプラットフォーム COOL 発熱! & ローカル 生成AI 開発開始 フィジカルAIを支える 低消費電力AIチップ 次世代SEASIDE(※イメージ) 現在の活用例 今後の活用例 電線点検AI 線路点検AI 安全監視AI 前方監視AI 線路点検AI 限定機能AI © Tokyo Artisan Intelligence 多機能AI 8
  7. TALOS-V2 | MicroGPTのFPGA実装 MicroGPTはAndrej Karpathy 氏が公開した約200行のPythonで学習・推論できる極小GPT altera社 DE1-SoC(Cyclone V 5CSEMA5F31C6)向けのSystemVerilog

    RTL実装で、56.25 MHz動作時に約51,060 token/s を達成 回路構成 ホストPC (run_inference.bat / python / tcl) JTAG/MMIO bridge de1_soc_microgpt_rtl (top-level) microgpt_exact_core Token + Position Embedding ROM (wte, wpe) Initial RMSNorm (rms_scale_engine) モデル規模 1 layer / n_embd=16 / n_head=4 / vocab=27 / MLP=64 / 約4,192 params Q/K/V projections (shared systolic_matvec16_tile) KV cache Attention dot / softmax + 4並列 sat_div16_engine W/O projection + residual RMSNorm → FC1 → ReLU → FC2 (shared systolic_matvec16_tile) MLP residual add ※ 約51k token/s は README 記載の current 16-lane RTL の core-cycle ベース(5 tokens / 5,508 cycles @ 56.25 MHz)。 LM head projection (shared systolic_matvec16_tile) + argmax reduction microgpt_categorical_sampler (temperature scaling + RNG) next token © Tokyo Artisan Intelligence 10
  8. TALOS-V2 の回路構成 Q/K/V, WO, FC1, FC2, LM head を、共通の 16-lane

    systolic_matvec16_tile で実行することで、演算器を使い回しながら高速化 AIモデルの構造 ハードウェア実装構成 入力ベクトル x microgpt_exact_core FSM / stage control RMSNorm Q projection (WQ) K projection (WK) Attention WO projection これら 7つの 重み行列 (WQ, WK, WV, WO, FC1, FC2, LM head) は、 いずれも本質的 には行列×ベク トル 演算。 V projection (WV) アテンション ブロック ステージごとに重みROMだけ 切り替えて再利用 shared systolic_matvec16_tile 入力ベクトル選択 norm_vec / attn_out / mlp_in accumulat or / result buffer 16-lane / 1列ずつstream入力 / tileごとに16行を並列計算 Q/K/V regs attention WO output FC1 output Residual add FC2 output RMSNorm 重み選択 (ステージ ごとに 切替) FC1 ReLU attn_wq ROM (WQ) attn_wk ROM (WK) attn_wv ROM (WV) attn_wo ROM (WO) mlp_fc1 ROM (FC1) MLP ブロック mlp_fc2 ROM (FC2) lm_head ROM (LM head) logits + argmax FC2 row counter (16 行並列) Residual add LM head logits / next token col_idx (列インデック ス) tile address (タイルアドレス 生成) ・Q/K/V/WO:出力次元 16 のため 1 tile で完了(16 行)。 ・FC1/LM head:出力次元が 64 / 27 のため、 複数 tile を順次実行して全行を計算。 出力ブロック © Tokyo Artisan Intelligence 11
  9. FPGAの研究動向 | KV Cache 問題をどう解決するか? 各 token 生成時に過去全 token の

    K/V をKV Cacheに保持・再読出しするため、系列長とともにメモリ容 量・帯域が増大する問題 KV cache が問題に 過去の token (時系列) K cache (キー) V cache (バリュ ー) new token tN+1 t1 t2 t3 ・・ ・ ・・・ ・・・ 代表研究例 CXL-SpecKV tN 時間方 向 CXL接続メモリへKV cacheを退避し、FPGAで圧縮・展開と投機 的prefetchを行う FPGA KV Cache Engine CXL Memory GPU / LLM Decoder Query・ Attention CXL Compression / Decompression Address & Cache Manager Attention 容量は文脈長に比例して増える Pool Speculative Prefetcher Remote KV Cache 4–8× 容量拡張 prefetchしたKVを低遅延で返送 効果 ・圧縮率 3–4×、KV容量を 4–8× 拡張 ・最大 3.2× throughput、2.8× memory cost削減 ・per-token latency overhead 8%、accuracy 99.5%維持 各 step で過去全 K/V の読出しが必要 Dong Liu, Yanxuan Yu, “CXL-SpecKV: A Disaggregated FPGA Speculative KV-Cache for Datacenter LLM Serving,” ACM/SIGDA International Symposium on Field-Programmable Gate Arrays (FPGA), 2026. © Tokyo Artisan Intelligence 12
  10. TAI社 AI半導体チップのロードマップ Test Chip 2026.7 完成 テストチップ MP 1st gen

    2027.12 完成予定 第一世代 量産チップ © Tokyo Artisan Intelligence MP 2nd gen 2030.12 (TBD) 第二世代 量産チップ 14
  11. StingRayプロジェクト概要 AIチップに搭載中のFPGAをノウハウを 蓄積するためのプロジェクト 技術検証 チップ設計から製造・ 評価までの一連の プロセスを実施 再構成性 用途に応じてAI処理を 柔軟に変えられる

    構造を探索 低消費電力AI 現場で動くAIに必要な 低消費電力化・ 低遅延化を検証 次の開発へ 評価結果をもとに、 今後のAI半導体開発へ フィードバック © Tokyo Artisan Intelligence 15
  12. 今後の流れ①:Manta Ray プロジェクトの開始 TAI社AI半導体チップの量産版プロジェクト立ち上げ Manta Ray プロジェクトロードマップ 2027 1Q 2027

    2Q UMC社40nmプロセスを採用 ベンチャーが限られたコストで 実用的なAI半導体チップを製造できる 設計ツール(α版)リリース エンジニアリング・サンプル(ES版) チップリリース 2027 3Q ES版チップを搭載した評価ボードリリース 2027 4Q 量産版(MP版)チップリリース 2028 1Q MP版チップを搭載した評価ボードリリース ※エンジニアリング・サンプル (ES) とは, 最終版の機能を全て 搭載した最終製品手前の試作品のこと © Tokyo Artisan Intelligence 19
  13. Manta Rayプロジェクトで開発中のアーキテクチャ 0 1 2 3 4 5 6 7

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16,13 16,14 16,15 47,0 47,1 47,2 47,3 47,4 47,5 47,6 47,7 47,8 47,9 47,10 47,11 47,12 47,13 47,14 47,15 48,0 48,1 48,2 48,3 48,4 48,5 48,6 48,7 48,8 48,9 48,10 48,11 48,12 48,13 48,14 48,15 W-14,0 W-14,0 15,0 15,1 15,2 15,3 15,4 15,5 15,6 15,7 15,8 15,9 15,10 15,11 15,12 15,13 15,14 15,15 16,0 16,1 16,2 16,3 16,4 16,5 16,6 16,7 16,8 16,9 16,10 16,11 16,12 16,13 16,14 16,15 47,0 47,1 47,2 47,3 47,4 47,5 47,6 47,7 47,8 47,9 47,10 47,11 47,12 47,13 47,14 47,15 48,0 48,1 48,2 48,3 48,4 48,5 48,6 48,7 48,8 48,9 48,10 48,11 48,12 48,13 48,14 48,15 W-14,0 W-14,0 14,0 14,1 14,2 14,3 14,4 14,5 14,6 14,7 14,8 14,9 14,10 14,11 14,12 14,13 14,14 14,15 17,0 17,1 17,2 17,3 17,4 17,5 17,6 17,7 17,8 17,9 17,10 17,11 17,12 17,13 17,14 17,15 46,0 46,1 46,2 46,3 46,4 46,5 46,6 46,7 46,8 46,9 46,10 46,11 46,12 46,13 46,14 46,15 49,0 49,1 49,2 49,3 49,4 49,5 49,6 49,7 49,8 49,9 49,10 49,11 49,12 49,13 49,14 49,15 W-13,0 W-13,0 14,0 14,1 14,2 14,3 14,4 14,5 14,6 14,7 14,8 14,9 14,10 14,11 14,12 14,13 14,14 14,15 17,0 17,1 17,2 17,3 17,4 17,5 17,6 17,7 17,8 17,9 17,10 17,11 17,12 17,13 17,14 17,15 46,0 46,1 46,2 46,3 46,4 46,5 46,6 46,7 46,8 46,9 46,10 46,11 46,12 46,13 46,14 46,15 49,0 49,1 49,2 49,3 49,4 49,5 49,6 49,7 49,8 49,9 49,10 49,11 49,12 49,13 49,14 49,15 W-13,0 W-13,0 13,0 13,1 13,2 13,3 13,4 13,5 13,6 13,7 13,8 13,9 13,10 13,11 13,12 13,13 13,14 13,15 18,0 18,1 18,2 18,3 18,4 18,5 18,6 18,7 18,8 18,9 18,10 18,11 18,12 18,13 18,14 18,15 45,0 45,1 45,2 45,3 45,4 45,5 45,6 45,7 45,8 45,9 45,10 45,11 45,12 45,13 45,14 45,15 50,0 50,1 50,2 50,3 50,4 50,5 50,6 50,7 50,8 50,9 50,10 50,11 50,12 50,13 50,14 50,15 W-12,0 W-12,0 13,0 13,1 13,2 13,3 13,4 13,5 13,6 13,7 13,8 13,9 13,10 13,11 13,12 13,13 13,14 13,15 18,0 18,1 18,2 18,3 18,4 18,5 18,6 18,7 18,8 18,9 18,10 18,11 18,12 18,13 18,14 18,15 45,0 45,1 45,2 45,3 45,4 45,5 45,6 45,7 45,8 45,9 45,10 45,11 45,12 45,13 45,14 45,15 50,0 50,1 50,2 50,3 50,4 50,5 50,6 50,7 50,8 50,9 50,10 50,11 50,12 50,13 50,14 50,15 W-12,0 W-12,0 12,0 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  14. ES版チップを搭載した評価ボードと設計ツールリリース(2027年〜) 様々なエッジAIシステムを実現可能な構成, 既存のFPGAのAI機能を強化 GPIO FMC Connector DC12V USB 3.0 FPGA

    USB 3.0 Gigabit Ethernet 設計ツールを開発中 PCI Express ※構成は変わる可能性がございます © Tokyo Artisan Intelligence 21
  15. 今後の流れ③: 社会実装に向けたAI半導体サプライチェーン協業の展開 StingRay完成を起点に、検証・評価・応用探索を進める 技術検証 評価環境整備 応用領域探索 パートナー連携 社会実装 ⚫ 研究開発の知見を、産業用途に合わせて検証

    ⚫ 国内外のパートナーと、評価・設計・実装面 での協業可能性を探索 ⚫ GXや省人化など、社会課題に資する低消費 電力AI技術として発信 ⚫ 検証の進展に応じて、段階的に成果を公表 ⚫ マレーシアOppstar社との提携(右図) © Tokyo Artisan Intelligence 23