10個のフィルタをAXI4-Streamでつなげてみた

10個の画像フィルタをAXI4-Streamでつないで画像を加工して、PYNQを使ってPythonで制御して結果をブラウザに表示した
• 実際はRGB-HSV変換IPとHSV-RGB変換IPがあるので、12個のIPを直列に接続した
• PYNQ：PythonでFPGAを制御するAMD社のUbuntuベースのLinux OS
• 使用したツール
　• 画像フィルタはVitis HLSを使用した
　• 全体の回路はVivadoのブロック・デザインで接続した
　• 使用したFPGAボードはZUBoard 1CG

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1. 10個のフィルタをAXI4- Streamでつなげてみた FPGAの部屋 marsee 1 第19回ACRiウェビナー：第2回X界隈のFPGAエンジニア集合！
2. 自己紹介 • FPGAの部屋というブログを書いています • 2025年5月で20年間ブログ書いています • 今日、2024/12/17時点で、6,485記事書いています • FPGAについてのあれこれを書いています • ブログ始まった時に生まれた人が大学生の成人 2
3. 今日お話しすること • 10個の画像フィルタをAXI4-Streamでつないで画像を加工して、PYNQ を使ってPythonで制御して結果をブラウザに表示した • 実際はRGB-HSV変換IPとHSV-RGB変換IPがあるので、12個のIPを直 列に接続した • PYNQ：PythonでFPGAを制御するAMD社のUbuntuベースのLinux OS • 使用したツール • 画像フィルタはVitis HLSを使用した • 全体の回路はVivadoのブロック・デザインで接続した • 使用したFPGAボードはZUBoard 1CG 3
4. Vitis HLSで作成したIP (1/2) • gaussian_axis_rgb24 ：平滑化フィルタ、ボケフィルタ、ノイズ軽減 • median_axis_rgb24 ：中央値フィルタ、ノイズ除去 • average_axis_RGB24 : 平均化フィルタ、画像をぼかして滑らかにする • min_max_axis_RGB24 : 最小値フィルタと最大値フィルタ、3x3で最小 値と最大値を採用する • edge_enhancement_axis_regb24 : エッジ強調フィルタ • unsharp_masking_axis_rgb24 : 画像をシャープにする • RGB24tohsv : RGB-HSV変換 4
5. Vitis HLSで作成したIP IP (2/2) • HSVConverter : HSVの値を変更する • HSVtoRGB24 : HSV-RGB変換 • color_converter_RGB24 : RGB の各色を n 倍する • sobel_axis_RGB24 : ソーベルフィルタ、エッジ検出 • laplacian_axis_RGB24 : ラプラシアンフィルタ、エッジ検出 5
6. Vivadoのブロック・デザイン 6
7. PYNQでデザインを動作させる • ViavdoでZUBoard 1CG用のプロジェクトを作成 • ブロック・デザインを作成 • ブロック・デザインのHDLラッパーファイルを作成 • 制約ファイルを作成 • 論理合成、インプリメンテーション、ビットストリームの生成 • bitファイルとhwhファイルをPYNQのUbuntu OSにアップロード • Jupyter Notebookファイルを作成 • Jupyter Notebook上でbitファイルをロードする 7
8. Jupyter Notebook画面 8
9. 9 Jupyter Notebook画面 他のフィルタなしでラプラシアンフィルタON メディアンフィルタONでラプラシアンフィルタ ON
10. まとめ • 10個のフィルタと2個の変換IPを並べてPythonで動作させてみました • 全て動作させることができて満足です • なお、各IPには画像をスルーする機能が付いています 10