勉強会資料_RISC-Vで学ぶコンピュータアーキテクチャ完全入門

2024年の勉強会用に作成した「RISC-Vで学ぶコンピュータアーキテクチャ完全入門」についてのスライドです。

Transcript

1. 最近読んだ技術本の紹介 2024/03/13
2. RISC-Vで学ぶコンピュータアーキテクチャ完全入 門 ・RISC-V命令セットアーキテクチャを採用したプロセッサを ハードウェアレベルで設計する本 ・2024/02/24 発売の非常に新しい本 ・発売前の宣伝でおすすめされたので予約して購入
3. ちょっとだけ解説 • 命令セットアーキテクチャとは？ プロセッサが受け入れる命令（例えば add: 加算命令）と 計算のためのデータなどを入れておくレジスタ（記憶回路）の 構成（数、役割 etc…）などの定義
4. ちょっとだけ解説 • RISC-V（リスク ファイブ）とは？ 最近話題のオープンソースの命令セットアーキテクチャ 日本企業ではルネサスがRISC-Vを採用したプロセッサを販売 他にはSSDのコントローラーに採用されるなど、組み込み向けを中心に利用の幅が 広まっている オープンで自由に改変でき、またシンプルさを重視しているため、初心者が学習に 用いることに向いている
5. 全体的な感想 論理回路の基礎 ↓ 設計に使う言語の解説 ↓ RISC-Vの解説 ←この前段階をしっかりやってから 単純なプロセッサの設計 ↓ 高性能化のための手法・設計 ↓ 高度な設計 ←実技の部分に移っていく
6. 全体的な感想 • 思っていた内容と違いましたが、今まで想像してこなかった プロセッサの物理設計への想像力を身に着けることができました • 高性能化の手法として登場する「パイプライン処理」の部分で、 かつてIntel社が設計していたCPUの設計意図を具体的な理由を含 めて理解することができました（？）
7. 内容を抜粋して紹介 レジスタB レジスタC ←クロック信号 立ち上がりの時にレジスタから読み出し/書き込みを行う 定数A レジスタY クロックの立ち上がりのタイミングで レジスタB、Cから値を読み出し、 （定数A + Bの値）× Cの値 をして、次のクロックの立ち上がりで レジスタYに計算結果を格納する回路
8. レジスタB レジスタC ←クロック信号 立ち上がりの時にレジスタから読み出し/書き込みを行う 定数A レジスタY クロックの立ち上がりから レジスタBから値が出てくる までの遅延 dB = 0.3 (ms)
9. レジスタB レジスタC ←クロック信号 立ち上がりの時にレジスタから読み出し/書き込みを行う 定数A レジスタY レジスタCから値が 出てくるまでの遅延 dC = 0.3(ms)
10. レジスタB レジスタC ←クロック信号 立ち上がりの時にレジスタから読み出し/書き込みを行う 定数A レジスタY AとBの入力が入って、 加算結果が出てくるまで の遅延 dAdd = 0.5(ms)
11. レジスタB レジスタC ←クロック信号 立ち上がりの時にレジスタから読み出し/書き込みを行う 定数A レジスタY (A + B) と Cの入力が入って 乗算結果が出てくるまでの遅 延 dMul = 0.4(ms)
12. レジスタB レジスタC ←クロック信号 立ち上がりの時にレジスタから読み出し/書き込みを行う 定数A レジスタY dMul = 0.4(ms) dAdd = 0.5(ms) dC = 0.3(ms) dB = 0.3 (ms) クロックの立ち上がりがあってから 何秒後にレジスタYの入力に計算結 果が入る？ この回路で一番遅延が大きいの は上側。 dB + dAdd + dMul = 1.2 (ms)
13. レジスタB レジスタC ←クロック信号 立ち上がりの時にレジスタから読み出し/書き込みを行う 定数A レジスタY クロックの立ち上がりのタイミングで レジスタB、Cから値を読み出し、 （定数A + Bの値）× Cの値 をして、次のクロックの立ち上がりで レジスタYに計算結果を格納する回路
14. レジスタB レジスタC ←クロック信号 立ち上がりの時にレジスタから読み出し/書き込みを行う 定数A レジスタY 最も大きな遅延は 1.2 (ms) では、ここのクロックの立ち上がりの間隔 （繰り返し周期）が1.1 (ms)だったら……？
15. • 周波数(Hz) = 1/周期 なので、遅延を小さくできなければ動作 周波数を上げることができない • 動作周波数が低いプロセッサは性能が低い →なんとかして動作周波数を上げたい……
16. レジスタB レジスタC 定数A レジスタY レジスタD レジスタE レジスタD、Eを挟むことで、 クロック周期の間で行う処理を分割 結果として遅延は dB + dAdd = 0.8 msが最大になる 間にクロックを待つレジスタを入れるのでさらに一周期（サイクル）必要と するが、遅延が減ったので最大周波数が上げられる
17. • このように、1つの繰り返し周期（サイクル）で行う処理を複 数に分割し多サイクルで処理を行うことをパイプライン処理と 呼ぶ。 • Intel Netburstアーキテクチャでは、処理の分割数を大幅に増や し、動作周波数を引き上げることでの性能向上を目論んでいた。 • 上記のIntelの設計について、処理を分割すると動作周波数を上 げられるというのは知っていたが、その要因が回路の遅延によ るものだと知ることができた。