UVVMをさわってみた

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1. UVVMをさわってみた @tethys_seesaa
2. はじめに • RTL設計・検証をVHDLで行っ ている使っている人います か？ • Verilog/SystemVerilogを 一切使用しない • 特に検証
3. UVVMとは • UVVM =Universal VHDL Verification Methodology • VHDLの検証メソドロジ＋検証IP • OSS(Apache-2.0 license)、GitHubから入手可能 • https://github.com/UVVM/UVVM • ノルウェーのEmLogic社が主に開発を進めている • 動作確認済みのVHDLシミュレータ • ModelSim/QuestaSim(vsim) • Vivado Sim(xsim) • GHDL • nvc
4. UVVMユーザーは増加中？
5. UVVMが想定するテストベンチのニーズ • 単体のテスト • 複数のインターフェイスの同時動作を処理する必要がない • DUT(検証対象)と1対1で簡単な動作確認 • 単一のテストシーケンサプロセスを備えた単純なテストベンチ のみで OK • -> UVVMのBFM(Bus Function Model)で対応 • 複合テスト • 複数のインターフェイスを同時に制御・チェックする必要がある • DUTに潜在的なサイクル関連のコーナーケースがあり、それをチェッ クする必要がある。 • 複数のスレッドやプロセスを同時実行が必要 • -> UVVMのVVC(VVC : VHDL Verification Component)で対応
6. BFMベースのテストベンチ • テストハーネスなし • テストシーケンサはDUT信号に直接アクセスできる。 • BFMはp_mainで順番に実行されるシーケンシャルなプロシー ジャである。
7. VVCベースのテストベンチ • 複数のI/Fで同時動作 • テストシーケンサは各VVCにアクセス • VVCは内部にインタープリターとコマンドキュー、エクゼキュータを 持ちトランザクションを発行 • シーケンサから複雑なシーケンスを制御できるらしい？
8. VVCベースでスコアボードを挿入 • スコアボードの機能もあり、高度な期待値チェックもできそう？
9. UVVMのデモをさわってみる • /UVVM/bitvis_uart/script にUARTのデモがある • zsh ./compile_all_and_simulate.sh vsim • Questa(Intel Starter FPGA Edition)でシミュレーションができる • Vivado Simはスタックトレースを吐きました
10. UVVM 検証コ ンポーネント • 以下のコンポーネントが同梱 • カバレッジ、スコアボード等の検証パーツ • I/F系のVIP
11. UVVMについての感想 (ちょっと触っただけですか) • VHDL OnlyでFPGAを設計している方には向いているかも • ブロックレベルの検証でちょっとした時間短縮が望めるかもしれない • VVCベースの検証を行うには、サポートが必要な印象 • 1人でやるには難しい • ASIC向けにはまだ向いていない • envやsequencerに相当するパーツが見受けられない • スケーラブルな検証環境を構築できるか疑問 • OSVVMはどうなってしまうんや…