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Adrien Thierry - Reconfiguration Partielle dynamique des FPGA pour les Applications Spatiales
SCEE Team
July 02, 2015
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Adrien Thierry - Reconfiguration Partielle dynamique des FPGA pour les Applications Spatiales
SCEE Team
July 02, 2015
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Transcript
RePAS Reconfiguration Partielle dynamique des FPGA pour les Applications Spatiales
Plan • Contexte • Principe de RePAS • Architecture du
système • Démo • Bilan • Questions
Contexte
None
None
None
Circuits physiquement renforcés CHERS ! VIEU X !
Visite à Élancourt au printemps
FPGA Moins chers Possibilité de reconfigurer le satellite à distance
Mais plus sensibles aux radiations !
None
Utiliser les faiblesses des FPGA pour corriger les faiblesses des
FPGA
Projet de nano-satellite de l'association Supsat
Structure d'un FPGA
1) Modification de la valeur d'un registre
2) Modification de la matrice de routage
3) Destruction d'une zone du FPGA
Principe de RePAS
Triplement de la fonction à protéger
None
Resynchronisation
Problème résolu !
Correction des erreurs du 2ème type
Une zone est déconfigurée
Reconfiguration partielle
Lecture d'un bitstream partiel
Lecture d'un bitstream partiel
Problème résolu !
Port ICAP accessible grâce au circuit ICAPE2
Instanciation de l'ICAPE2 en VHDL
Correction des erreurs du 3ème type
Destruction d'une zone
Zone détruite
Activation d'une zone de secours
Multiplexeurs pour la relocalisation de la zone défaillante
Architecture du système
Historique du projet
L'année dernière
Refonte complète de l'architecture
None
Automate de correction d'erreurs
Stockage d'un bitstream dans la mémoire Lecture d'un bitstream
None
DEMO time !
Liaison USB Carte de développement Nexys 4 (avec un Artix
7) PC
Bilan • Système qui corrige les 3 types d'erreurs •
Système qui occupe une place réduite sur le FPGA • Terrain préparé pour la communication avec le reste du satellite
Des questions ?