Adrien Thierry - Reconfiguration Partielle dynamique des FPGA pour les Applications Spatiales

Transcript

1. RePAS
   Reconfiguration Partielle dynamique des FPGA
   pour les Applications Spatiales
   

   View Slide

2. Plan
   ●
   Contexte
   ●
   Principe de RePAS
   ●
   Architecture du système
   ●
   Démo
   ●
   Bilan
   ●
   Questions
   

   View Slide

3. Contexte
   

   View Slide

4. View Slide

5. View Slide

6. View Slide

7. Circuits physiquement renforcés
   CHERS !
   VIEU
   X
   !
   

   View Slide

8. Visite à Élancourt au printemps
   

   View Slide

9. FPGA
   Moins chers Possibilité de
   reconfigurer le
   satellite à distance
   Mais plus sensibles aux radiations !
   

   View Slide

10. View Slide

11. Utiliser les faiblesses des FPGA
    pour corriger les faiblesses des
    FPGA
    

    View Slide

12. Projet de nano-satellite de l'association
    Supsat
    

    View Slide

13. Structure d'un FPGA
    

    View Slide

14. 1) Modification de la valeur d'un
    registre
    

    View Slide

15. 2) Modification de la matrice de routage
    

    View Slide

16. 3) Destruction d'une zone du FPGA
    

    View Slide

17. Principe de RePAS
    

    View Slide

18. Triplement de la fonction à protéger
    

    View Slide

19. View Slide

20. Resynchronisation
    

    View Slide

21. Problème résolu !
    

    View Slide

22. Correction des erreurs du 2ème type
    

    View Slide

23. Une zone est déconfigurée
    

    View Slide

24. Reconfiguration partielle
    

    View Slide

25. Lecture d'un bitstream partiel
    

    View Slide

26. Lecture d'un bitstream partiel
    

    View Slide

27. Problème résolu !
    

    View Slide

28. Port ICAP accessible grâce au circuit
    ICAPE2
    

    View Slide

29. Instanciation de l'ICAPE2 en VHDL
    

    View Slide

30. Correction des erreurs du 3ème type
    

    View Slide

31. Destruction d'une zone
    

    View Slide

32. Zone détruite
    

    View Slide

33. Activation d'une zone de secours
    

    View Slide

34. Multiplexeurs pour la relocalisation de
    la zone défaillante
    

    View Slide

35. Architecture du
    système
    

    View Slide

36. Historique du projet
    

    View Slide

37. L'année dernière
    

    View Slide

38. Refonte complète de l'architecture
    

    View Slide

39. View Slide

40. Automate de correction d'erreurs
    

    View Slide

41. Stockage d'un bitstream dans la
    mémoire
    Lecture d'un
    bitstream
    

    View Slide

42. View Slide

43. DEMO time !
    

    View Slide

44. Liaison USB
    Carte de développement
    Nexys 4 (avec un Artix 7) PC
    

    View Slide

45. Bilan
    ●
    Système qui corrige les 3 types d'erreurs
    ●
    Système qui occupe une place réduite sur le FPGA
    ●
    Terrain préparé pour la communication avec le reste
    du satellite
    

    View Slide

46. Des questions ?
    

    View Slide